6.4 RX的CDR 时钟数据恢复

    CDR即(clock data recovery),时钟数据恢复。就是从串行数据里面提取数据和时钟信息，时钟恢复过程无法产生一个共用时钟或者同数据一起发送时钟。作为替代，由锁相环（PLL）合成出一个与输入串行信号的时钟频率一致的时钟。也就是说，时钟恢复可以理解为时钟相位恢复，能够保证对接收的串行数据准确的采样。毕竟我们无法确定用什么样的相位来接收外接串行数据，但知道用什么频率来接收。

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    上图是GTP的CDR电路，串行数据进过均衡后将信号同时送给边沿采样和数据采样两个模块，数据采用处理后的数据被送到CDR状态机和下游功能块，CDR状态机使用来自边沿和数据采样器的数据来确定输入数据流的相位并控制相位插值器（PI）。边缘采样器的相位被锁定到数据流的过渡区域，而数据采样器的相位位于数据眼睛的中间。

    PLL0或PLL1为相位插值器提供基本时钟。相位插值器反过来产生精细，均匀间隔的采样相位，以使CDR状态机具有精细的相位控制。CDR状态机可以跟踪可以具有与本地PLL参考时钟的频率偏移的输入数据流。

    而且这个CDR还可以被动态配置。下面就详细介绍一下CDR内容：

CDR的工作原理

    一个简单的时钟数据恢复电路示意图如图所示。时钟数据恢复主要完成两个工作，一个是时钟恢复，一个是数据重定时，也就是数据的恢复。时钟恢复主要是从接收到的 NRZ（非归零码可以理解为0和1）码中将嵌入在数据中的时钟信息提取出来。通常 CDR 是一个有振荡器的反馈环路，通过环路调节振荡时钟的相位来跟踪输入数据中的嵌入时钟。通过分析 NRZ 码的特征可以知道，在随机二进制数据的谱密度中，没有包含数据速率处的谱线，即没有时钟提取所需要的直接信息。为了找到时钟信息，一般采取的办法是边沿检测技术。为了确定最终的采样时钟相位，CDR 中还必须有相位误差检测电路。


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通常 CDR 结构中包含一个锁相环（Phase Locked Loop，PLL）模块，用来调节恢复时钟的频率并补偿由于工艺或温度的变化而导致的频率变化。典型结构的PLL 的捕获范围是很小的，而且当输入数据是随机码的时候，更难获得捕获。因此大多数 CDR 电路中采用了称为“频率辅助捕获”的方法。这种方法是通过频率锁定环路，使得压控振荡器（Voltage-ControlledOscillator，VCO）的振荡频率向接收的数据速率方向变化，直到 VCO 输出振荡频率的误差达到所要求的某个范围内，才使 PLL 的相位锁定环路工作，完成相位的锁定和数据的重定时。频率辅助捕获可以通过外部参考时钟来实现，也可以不用外部参考时钟。如果有外部参考时钟，频率捕获可以通过一个有鉴频鉴相器（Phase Frequency Detector，PFD）的二阶 PLL 来实现。

基于PI的CDR

     下面来简单介绍基于 PI 的 CDR 电路，一个基于相位插值的 CDR 拓扑结构如图所示。与图 （a）的 CDR 相比，在相位锁定环路中没有CP （Charge pump，电荷泵）和 LP 单元，取而代之的是数字低通滤波器（Digital Low-passFilter，DLF）和电流型数字-模拟转换器（Digital Analog Converter，DAC），而 VCO 由 PI 替代。I.DAC 通过对 PI的直接控制，使 PI 输出的时钟相位产生变化。这种结构的 CDR 与基于 PLL 的 CDR相比，具有环路稳定性增强、捕获时间缩短，并且无抖动峰值的优点，但需要注意的是抖动峰值的消除仅适用于当环路延时与 PI 相位的更新时间相比不是很大的时候。

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鉴频鉴相器（Phase Frequency Detector，PFD）

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 基于 PI 的 CDR 的另外一个优点是能够在源异步方式中，在允许的发送器和接收器频率偏移条件下，可以在很宽的数据率范围内工作。设计基于 PI 的 CDR时，主要考虑的方面是 I.DAC 的精度，PI 的线性度和环路延时，因为这些因素会对 CDR 的抖动性能有直接影响。

     图为 PI 的CDR结构的两种变化形式，采用一个相位选择器替换了图 2-10中的 I.DAC 和 PI。两种结构的共同优点是可以采用更少的模拟电路，因而设计面积更小。图 2-11（a）结构的优点是采用独立的相位和频率锁定环路，降低了环路带宽稳定性的要求，另外在相位跟踪环路中采用数字电路实现方式，降低了工艺、电源电压、温度变化对系统性能的影响。该结构主要的缺点是数字控制时钟相位切换时，将会导致比较大的 cycle-to-cycle 抖动，而且当采用更多级的 VCO 以得到较小间隔的相位时钟时，会使 VCO 的振荡频率降低而功耗增加，版图面积也相应地增大。一种减小由相位切换导致的抖动的方法是，将相位选择输出和 VCO 输出交换，如图 2-11（b）所示，这样使得在相位锁定环路中，经 DLF 的输出信号控制得到的时钟信号的相位跳变，经过频率锁定环路中的 CP 和 LF 的低通滤波变得平缓了，但是这种结构将会导致多通道间不能够再共享同一个参考时钟的频率锁定环路。

链接对鉴频鉴相器的介绍http://www.elecfans.com/d/696061.html





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