Xilinx参照JEDEC，支持了许多I/O标准，例如LVTTL、LVCMOS、LVDCI、HSTL、SSTL、HSUL、LVDS等等，本文主要描述LVDCI和HSTL相关内容。

1SSTL

SSTL（Stub-Series Terminated Logic）是一种主要用于DDR2DDR3等内存相关的逻辑电平标准，支持SSTL18（1.8V）、SSTL15（1.5V）、SSTL135（1.35V）和SSTL12（1.2V）。分别支持DDR2 SDRAM、DDR3 SDRAM、DDR3L SDRAM和RLDRAM3。

Xilinx对着四种I/O标准的支持大体上是相似的，均包括以下六类（*可能为18、15、135和12）：

1、单向单端I/O，命名为SSTL*_I

2、包含DCI的单向单端I/O，命名为SSTL*_I_DCI

3、包含DCI的双向单端I/O，命名为SSTL*_II_T_DCI

4、单向差分I/O，命名为DIFF_SSTL*_I

5、包含DCI的单向差分I/O，命名为DIFF_SSTL*_II_DCI

6、包含DCI的双向差分I/O，命名为DIFF_SSTL*_II_T_DCI,

此外，对于SSTL15和SSTL135

这四种I/O标准的具体类型如下所诉：

1、SSTL18

SSTL18是由JEDEC标准JESD8-15定义的用于DDR2 SDRAM内存接口，SSTL18标准分为I类和II类型，其区别在于II类支持了双向传输。对于一些场景，例如较短的点对点通信，1类能够有更好的信号完整性。Xilinx的HR和HP BANK均支持SSTL18，由于HR不支持DCI，所以包含DCI的仅HP支持。在约束上的区别也体现在此，对于HP BANK，DDR的DQ和DQ信号，需约束为SSTL18_II_T_DCI，其它的约束为SSTL18_II，对于HR BANK，均约束为SSTL18_II，但需启用IN_TERM。

SSTL18_I，SSTL18_I_DCI

DIFF_SSTL18_I ，DIFF_SSTL18_I_DCI

SSTL18_II, SSTL18_II_DCI, SSTL18_II_T_DCI,

DIFF_SSTL18_II, DIFF_SSTL18_II_DCI,DIFF_SSTL18_II_T_DCI,

2、SSTL15、SSTL135、SSTL12

如下是SSTL15、SSTL135、SSTL12的全部类型，与SSTL18是差不多的，就不重复赘述了，另外SSTL15和SSTL135有个驱动能力较弱的标准，后缀带R即SSTL15_R和DIFF_SSTL15_R，支持单向的单端和差分通信。(*可能为15、135和12）

SSTL15_R，DIFF_SSTL15_R，SSTL135_R，DIFF_SSTL135_R

SSTL*， SSTL_*_DCI， SSTL*_T_DC，

DIFF_SSTL*_T_DCI，DIFF_SSTL*，DIFF_SSTL_*_DCI

2HSUL_12

HSUL_12全称为High Speed Unterminated Logic，是由JEDEC标准 JESD8-22. 7定义的用于LPDDR2内存接口，7系列的FPGA支持单向的单端和差分信号的传输，HR和HP BANK支持HSUL_12 和DIFF_HSUL_12，HP BANK仅支持HSUL_DCI_12和DIFF_HSUL_12_DCI，用法与SSTL类似，同样也需要一个差分输入buf和推拉输出buf。

3MOBILE_DDR

MOBILE_DDR全称为Low Power DDR，由JEDEC I/O标准JESD209A定义的用于LPDDR和移动DDR内存总线。它是一个1.8V的单端I/O标准，消除了对VREF和VTT电压供应的需要。7系列支持单端信号和差分输出的该标准。

快来扫描下方二维码关注公众号，领取站内所有相关资料，所有哦~

有建议、有需求、有疑问、联系我