IP核的接口说明

gtx_clk

IN

1

核的全局时钟，1Gbps是125M，2.5Gbps是312.5M

gtx_clk_out

OUT

1

该时钟相对于gtx_clk输入具有0°相移，并用于RGMII数据传输。

gtx_clk90_out

OUT

1

该时钟相对于gtx_clk输入具有90°相移，用于RGMII发送器时钟转发。

refclk

IN

1

仅适用于GMII或RGMI，空闲控制需要，200M到300M，

对于UltraScale需要到300至1333M

rx_enable

OUT

1

rx_statistics_vector

Out

28

接收侧逻辑状态信息的集合(Table 2-8:)

rx_mac_aclk

时钟域

rx_statistics_valid

Out

1

表示接收侧逻辑状态信息的集合内容的有效信号

rx_mac_aclk

Out

1

用于在物理接口上接收数据的时钟，该时钟应用于为物理接口接收电路和RX AXI4-Stream接收电路提供时钟。

312.5MHz对应2.5 Gb/s

125MHz对应1 Gb/s

25MHz对应100 Mb/s

2.5MHz对应10Mb/s

rx_reset

Out

1

高电平有效 RX部分的软复位

rx_axis_mac_tdata

Out

8

核收到的用户数据

rx_mac_aclk

rx_axis_mac_tvalid

Out

1

rx_axis_mac_tdata的数据有效信号

rx_axis_mac_tlast

Out

1

rx_axis_mac_tdata端口的控制信号。

表示帧中的最后一个字节。

rx_axis_mac_tuser

Out

1

rx_axis_mac_tdata的控制信号。

在帧接收结束时置位，表示帧有错误。

rx_axis_filter_tuser

Out

X+1

每帧滤波器调谐器输出。可用于仅发送特定帧过滤器传递的数据。有关详细信息，请参阅帧过滤器

tx_enable

Out

1

对于RGMII，

若为1Gbps，则一直高电平；

若为100Mbps，则十个周期中1个周期为高电平

若为10Mbps，则一百个周期中1个周期为高电平

tx_ifg_delay

IN

8

用于可配置帧间间隙的控制信号

tx_mac_aclk

tx_statistics_vector

Out

32

状态收集统计

tx_statistics_valid

Out

1

tx_statistics_vector数据的有效信号

tx_mac_aclk

Out

1

用于在物理接口上传输数据的时钟，该时钟应用于为物理接口发送电路和TX AXI4-Stream发送电路提供时钟。

312.5MHz对应2.5 Gb/s

125MHz对应1 Gb/s

25MHz对应100 Mb/s

2.5MHz对应10Mb/s

tx_reset

Out

1

高有效，发送端模块的复位信号

tx_axis_mac_tdata

IN

8

要传输的帧数据

tx_mac_aclk

tx_axis_mac_tvalid

IN

1

tx_axis_mac_tdata的数据有效信号，高电平有效

tx_axis_mac_tlast

IN

1

tx_axis_mac_tdata的最后一个有效数据高电平

tx_axis_mac_tuser

IN

1

tx_axis_mac_tdata端口的控制信号。表示允许MAC向PHY发送错误的帧中的错误情况，例如FIFO欠载。

tx_axis_mac_tready

OUT

1

握手信号。当tx_axis_mac_tdata上的当前数据已被接受且tx_axis_mac_tvalid为High时，置位。在10/100 Mb / s时，这用于以正确的速率将数据计量到核心。

pause_req

IN

1

暂停请求：根据请求，MAC在当前数据包完成时发送暂停帧

pause_val

IN

16

暂停值：插入到传输的暂停帧的参数字段中。

speedis100

OUT

1

当内核以100Mb/s运行时，此输出有效。它来自MAC速度配置寄存器的位[13:12]。如果不存在可选的管理接口，则这是从配置向量位[13:12]派生的。

speedis10100

OUT

1

当内核以10 Mb / s或100 Mb / s运行时，此输出有效。它来自MAC速度配置寄存器的位[13:12]。如果管理接口不存在，则从配置向量位[13:12]导出

rgmii_txd

OUT

4

传输数据到PHY，与PHY接口数据

tx_mac_aclk

rgmii_tx_ctl

OUT

1

到PHY的控制信号

rgmii_txc

OUT

1

到PHY的时钟信号

rgmii_rxd

IN

4

接收PHY的数据

rgmii_rxc

rgmii_rx_ctl

IN

1

来自PHY的控制信号

rgmii_rxc

IN

1

来自PHY的时钟

inband_link_status

OUT

1

来自PHY的链路状态

rgmii_rxc

inband_clock_speed

OUT

2

来自PHY的链路速度，这个是PHY硬件配置的

inband_duplex_status

OUT

1

来自PHY的双工状态

mdio

OUT

1

用于与PHY配置和状态通信的数据信号。若未使用则绑定高。

IN

1

输出数据信号，用于与PHY配置和状态进行通信

mdc

OUT

1

MDIO管理时钟：使用可选的管理接口时，根据提供的配置数据从s_axi_aclk派生。

s_axi_aclk

IN

1

AXI4-Lite的时钟，用与对MAC和PHY芯片进行初始化和相应配置工作。时钟频率应在10-300M

s_axi_resetn

IN

1

复位，低有效

s_axi_awaddr

IN

12

写入地址，AVB端点时禁用。

s_axi_awvalid

IN

1

写地址有效

s_axi_wdata

IN

32

写数据

s_axi_wready

OUT

1

写数据就绪

s_axi_bresp

OUT

2

写响应

s_axi_bvalid

OUT

1

写响应有效

s_axi_araddr

IN

12

读地址，AVB端点时禁用。