Encoding and Optional Ports （编码和可选端口）（二）

TX

Enable TX Buffer

如果选中Enable TX Buffer复选框，则启用收发器中的TX缓冲区。可以绕过该缓冲区以获得低确定性延迟。

在发送端的PCS子层里面有两个并行时钟域，分别是PMA相连的并行时钟（XCLK）和TXUSRCLK时钟。为了保证数据传输速率一致，XCLK必须和TXUSERCLK时钟的速率匹配，并且要解决2个时钟域之间的相位差异。利用TX BUFFER介于XCLK和TXUSERCLK俩时钟域之间，用于匹配两者的速率和相位偏差。

TX

TX Buffer Bypass Mode

仅当旁路TX缓冲区时才使用此选项。必须使用手动模式。如果不使能缓冲，可以采用相位对齐的方式，有关详细信息，请参阅7系列FPGA GTX / GTH收发器用户指南（UG476）[参考7]。

RX

Enable RX Buffer

如果选中Enable RX Buffer复选框，则启用收发器中的RX弹性缓冲区。可以绕过该缓冲区以获得低确定性延迟

RX

RX Buffer Bypass Mode

仅当绕过RX缓冲区时，此选项才可见。建议使用自动模式。要使用手动模式，请参阅7系列FPGA GTX / GTH收发器用户指南（UG476）[参考7]。

TX

TXOUTCLK

TXUSRCLK由TXOUTCLK驱动

RX

TXOUTCLK

RXUSRCLK由TXOUTCLK驱动。如果绕过RX缓冲区，则此选项不可用。

对于RX缓冲旁路模式，RXOUTCLK用于源RXUSRCLK。

TX

Use TXPLLREFCLK

如果选中复选框Use TXPLLREFCLK，则从输入参考时钟生成TXOUTCLK（1）;否则，向导会为TXOUTCLK选择合适的源。

RX

Use RXPLLREFCLK

如果选中复选框Use RXPLLREFCLK，则从输入参考时钟生成RXOUTCLK（1）; 否则，向导会为RXOUTCLK选择合适的源。

TXPCSRESET

发送器PCS逻辑的高电平有效复位信号。

TXBUFSTATUS

TX缓冲状态（output）。

TXBUFSTATUS [1]：TX缓冲区溢出或下溢状态。当TXBUFSTATUS [1]设置为高电平时，它将保持高电平，直到TX缓冲区复位。

1：TX FIFO发生上溢或下溢。

0：无TX FIFO溢出或下溢错误。

TXBUFSTATUS [0]：TX缓冲区充满度。

1：TX FIFO至少半满。

0：TX FIFO小于半满。

TXRATE

传输速率变化端口。该端口动态控制TX串行时钟分频器D的设置（见表3-23），并与TXOUT_DIV属性一起使用。

要在固定线路速率应用中使用D分频器，必须将TXOUT_DIV属性设置为适当的值，并且TXRATE端口需要连接到3'b000。

要在多个线速应用中使用D分频器，TXRATE端口用于动态选择D分频器值。TXOUT_DIV属性和TXRATE端口必须在器件配置时选择相同的D分频器值。器件配置后，TXRATE用于动态更改D分频器值。

有关详细信息，请参阅表3-23中的“通过端口动态控制”一栏。

有关详细信息，请参阅表3-23中的“通过属性进行静态设置”列。

3'b000：使用TXOUT_DIV分频器值

3'b001：将D分频器设置为1

3'b010：将D分频器设置为2

3'b011：将D分频器设置为4

3'b100：将D分频器设置为8

RXPCSRESET

接收器PCS逻辑的高电平有效复位信号。

RXBUFSTATUS

指示RX弹性缓冲区的状态：

000：在标称操作范围内，缓冲区占用率在CLK_COR_MIN_LAT和CLK_COR_MAX_LAT范围内

001：RX弹性缓冲区占用率小于CLK_COR_MIN_LAT

010：RX弹性缓冲区占用率大于CLK_COR_MAX_LAT

101：RX弹性缓冲下溢

110：RX弹性缓冲区溢出

RXBUFRESET

RX弹性缓冲逻辑的高电平有效复位信号。绕过RX缓冲区时，此选项不可用。

RXRATE

接收速率更改端口。类似于发送时钟

QPLLPD

仅在选择GTX或GTH收发器时可见。 QPLL的断电端口。

为了省电，降低功耗，可以对PLL、RX、TX进行断电，带有_PD的就是断电信号，

CPLLPD

仅在选择GTX或GTH收发器时可见。 CPLL的断电端口。

PLL0PD

仅在选择GTP收发器时可见。 PLL0的掉电端口。

PLL1PD

仅在选择GTP收发器时可见。 PLL1的掉电端口。

TXSYSCLKSEL

选择参考时钟源以驱动TX数据路径。

选择PLL时钟源驱动TX数据通路：

TXSYSCLKSEL [0] = 1'b0（PLL0）

TXSYSCLKSEL [0] = 1'b1（PLL1）

选择参考时钟源驱动TXOUTCLK：

TXSYSCLKSEL [1] = 1'b0（来自PLL0的参考时钟）

TXSYSCLKSEL [1] = 1'b1（参考时钟形式PLL1）

RXSYSCLKSEL

选择PLL时钟源驱动RX数据通路：

RXSYSCLKSEL [0] = 1'b0（PLL0）

RXSYSCLKSEL [0] = 1'b1（PLL1）

选择参考时钟源驱动RXOUTCLK：

RXSYSCLKSEL [1] = 1'b0（来自PLL0的参考时钟）

RXSYSCLKSEL [1] = 1'b1（来自PLL1的参考时钟）

TXPMARESET

发送器PMA逻辑的高电平有效复位信号。

该端口用于重置TX PMA。它被驱动为高电平然后置为无效以启动TX PMA复位过程。在顺序模式下，激活此端口会重置TX PMA和TX PCS。

RXPMARESET

接收器PMA逻辑的高电平有效复位信号。

此端口被驱动为高电平然后置为无效以启动RX PMA复位过程。

在单模式下，激活RXPMARESET仅重置不包括CDR和LPM的RX PMA块。

在顺序模式下，激活RXPMARESET从RXPMARESET开始RX复位过程，如图ug482_2-18所示，然后是RXCDRPHASERESET，RXCDRFREQRESET，RXLPMRESET，EYESCANRESET，RXPCSRESET和RXBUFRESET。表ug482_2-20列出了顺序模式的详细介绍。

TX8B10BEN

TX8B10BEN设置为高电平以启用8B / 10B编码器。

RXCDRHOLD

保持CDR控制循环冻结。

SIGVALIDCLK

可见GTH或GTP收发器。 OOB电路的时钟。备用时钟源，一般也不用

CLKRSVD

可见GTX收发器。 OOB电路的时钟。

TXPIPPMEN

1'b0：禁用TX相位内插器PPM控制器块。TX PI未使用PI代码更新，并保留以前的PI代码。

1'b1：使能TX相位内插器PPM控制器模块。每个TXPI_SYNFREQ_PPM [2：0]周期使用PI代码更新TX PI。

TX相位插值器百万分之一（TXPIPPM）控制器模块支持动态控制TX相位插值器（TX PI）。它位于TX PCS，其输入来自FPGA TX接口，并输出到TX PMA。存在需要对TX PMA中的数据进行微调控制的应用。通过TX PI实现对来自PLL的输出时钟的控制，TX PI又可以由TX相位内插器PPM控制器模块控制。FPGA逻辑可以通过使用PCS中的TX相位内插器PPM控制器模块来控制TX PMA中的TX PI。

TXPIPPMOVRDEN

1'b0：正常运行。

1'b1：允许直接控制PI码输出到TX PMA中的TX PI。

与TXPPMOVRD_VALUE [6：0]一起使用以编程PI代码的值。

TXPIPPMPD

1'b0：不对TX相位插值器PPM控制器模块断电。

1'b1：关闭TX相位插值器PPM控制器模块。

TXPIPPMSTEPSIZE

TXPIPPMSTEPSIZE [4]：1'b1：递增PI代码1'b0：递减PI代码

TXPIPPMSTEPSIZE [3：0]是增加或减少PI代码的数量。其值范围为0到15。